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Write a Verilog module using case statements to enable a seven segment display. Converts 4 bit inputs to hex digits 0 – F.
Add an enable signal to turn the display on or off.
Program and test on an Altera DE2 board.
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Verilog Syntax III – 제어문 if, case – 네이버 블로그
따라서 case가 완벽하지 않은 형태일 때는 if-else 구문을 사용하시는 것을 추천드립니다. 2. case statement. 베릴로그에서 …
Source: m.blog.naver.com
Date Published: 5/23/2021
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case 문
Verilog HDL. 1 case 문. Kyung-Wook Shin [email protected]. School of Electronic Eng.,. Kumoh National Institute of Technology. 행위수준 모델링. K. W. SHIN.
Source: kocw-n.xcache.kinxcdn.com
Date Published: 6/28/2022
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Verilog HDL 문법 (컴파일러 지시어, 조건문, 다중 분기, 반복문)
다중 분기 case 문은 많은 선택을 필요로 할때 사용하면 편하고, 가독성 또한 좋아질 수 있다. 키워드는 case, endcase, defulat 로 구성된다. 하나의 …
Source: rebas.kr
Date Published: 10/25/2021
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Verilog : case문 사용 시, parallel_case 선언 이해하기
case와 if는 연속된 조건문을 비교한다는 관점에서 보면 그 기능이 동일하다. 특히, Verilog에서는 C/C++의 switch-case문과 달리 break 등을 따로 …
Source: thinkpiece.tistory.com
Date Published: 5/13/2022
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Verilog HDL 구문들 ( assign, always, case, initial, 반복문, time …
Verilog HDL 구문들 ( assign, always, case, initial, 반복문, time scale, self-cheacking test bench, @, 블록문 ). 당신이 옳다 2022. 2. 15.
Source: wpaud16.tistory.com
Date Published: 12/24/2021
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2-3강 – verilog 기초 3 (기초 구문, Net 형 자료형) – 컴수 머신러닝
물론 일치하는 항이 없다면 default의 처리문을 실행한다. case로 시작해서 endcase로 닫아주어야 한다. 2> 예시 case(address) 0: $ …
Source: intelligentcm.tistory.com
Date Published: 7/28/2022
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[Secu-2] Verilog 기초문법.pdf – ESSLAB
실습 Introduction & Verilog 기초문법. Dong Kyue Kim. Hanyang University … Verilog 연산자. • Verilog 순차 처리문 … case문을 신호로 수행여부 결정.
Source: esslab.hanyang.ac.kr
Date Published: 5/26/2022
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코드 작성을 위한 몇가지 팁(1) – Verilog HDL 설계 길잡이
always문 안에서는 reg 변수만이 쓰일 수 있기 때문이다. reg 변수는 특성상 값을 hold하게 되는데 if else나 case문 같은 조건문을 사용할 때 예외 …
Source: verilog-hdl-design.tistory.com
Date Published: 4/26/2022
View: 2256
Verilog HDL Summury
Verilog HDL. Summury by 강석태 … wire로 선언된 signal은 assign 문에서만 사용 가능하다. … if문, case문 사용 할 때 else 또는 default 문장을 절대로 빠뜨리.
Source: vlsi.hongik.ac.kr
Date Published: 11/14/2021
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주제에 대한 기사 평가 verilog case 문
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- Date Published: 2016. 10. 30.
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Verilog Syntax III – 제어문 if, case, ?
이번 포스트는 베릴로그 문법에서 제어문 if, case, ternary operator (?)를 알아보도록 합시다. 삼항연산지는 제어문에 넣기는 좀 애매하지만 마땅히 넣을 곳이 없어 제어문에 포함시켰습니다.
삼항연산자가 영어로 ternary operator라는 건 이번에 글을 쓰면서 처음 알았습니다.
지금도 베릴로그 HDL에 대한 글을 쓰고 있지만 되도록이면 회로적인 설명은 전혀 하지 않고 있습니다.
HDL이라 회로적인 요소가 언어에 대한 이해에도 좋고 하지만, 베릴로그를 계속 사용하면서 느낀 부분은
계속 회로적인 부분을 생각하다 보니 언어에 대한 표현력이 조금 떨어지는 부분이 계속 생기는 걸 느꼈습니다.
그래서 여러분들은 그냥 SW 언어라고 생각하시고, 표현력을 조금 다양하게 기르시고 또한 SW Design Pattern이나 SW Engineering 이론을 한번 배워보시는 것도 아주 좋을 것이라고 생각합니다.
앞서 이번 포스트 제일 처음의 이미지는 나머지 문법 설명에서 MUX를 예제로 해서 한번 넣어봤습니다.
Verilog HDL 문법 (컴파일러 지시어, 조건문, 다중 분기, 반복문)
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+ 컴파일러 지시어
‘<키워드> 형식으로 사용한다. `define 과 `include 와 `timescale 이 있다.
define은 텍스트 매크로를 정의하는 용도로 사용하며, `include는 다른 verilog 소스 파일을 현재 소스 파일에 추가하는 용도로 사용한다. 일반적으로 헤더파일을 포함시키는데 사용한다.
`timescale 은 모듈의 참조 시간 단위를 지정한다. `timescale <시간 단위>/<시간 정밀도> 형식으로 사용하며, 시간 단위는 시간 측정 단위이며, 시간 정밀도는 시뮬레이션에서 반올림된 지연의 정확도를 나타낸다.
* 예시
`define SIZE 10 // `SIZE 를 10으로 사용 `define END $stop // `END 를 $stop 으로 사용 `include headers.h `timescale 150 ns /1 ns // 시간 단위는 150ns 정밀도는 1ns
+ 조건문 (if-else, case)
조건문은 키워드 if와 else로 구성된다. 조건문은 always 블록 안에서만 사용 가능하다.
조건문의 형식에는 아래와 같이 크게 3가지 형태가 있다. else는 반드시 if 가 있어야만 사용할 수 있다.
if (조건) begin
// 수식
end if (조건) begin
// 수식
end
else begin
// 수식
end if (조건) begin // 수식 end else if (조건) begin // 수식 end else begin // 수식 end
조건문의 수식에 한 줄만 쓴다면 begin end 를 쓸 필요가 없고, 여러 줄을 쓴다면 begin end 로 묶어야 한다. 이는 C언어의 중괄호 { } 역할과 같다. begin 은 반드시 end와 함께 사용해야 한다.
또한 조건문 안에 조건문을 사용하는 것도 가능하다.
* 예시
always @ ( posedge clock) begin if (state == 0 ) begin if (flag == 1 ) setting = 1 ; state = 1 ; end else if (state == 1 ) begin setting = 0 ; state = 2 ; end else begin state = 0 ; setting = 0 ; end end
+ 다중 분기 (case)
다중 분기 case 문은 많은 선택을 필요로 할때 사용하면 편하고, 가독성 또한 좋아질 수 있다.
키워드는 case, endcase, defulat 로 구성된다. 하나의 케이스에 여러 줄로 써야한다면 begin end 로 묶어야 한다.
그 외에 casex는 case 수식의 모든 x와 z값을 dc(don’t care)로 다루며, casez는 case 수식의 모든 z값을 dc로 다룬다.
이들은 일반 case와 달리 x와 z비트가 아닌 부분만 비교할 수 있다.
* 예시
case (select) 4’d0: state = 1 ; 4’d1: state = 2 ; 4’d2: state = 3 ; 4’d3: state = 4 ; 4’d4: state = 5 ; 4’d5: begin state = 6 ; flag = 1 ; end default : state = 0 ; endcase
+ 반복 구문 (Loop)
루프에는 while, for, repeat, forever 네 가지 형식의 루프 문이 있으며, initial 또는 always 블록 안에서만 사용할 수 있다.
while 은 키워드 while(수식)의 형태로 사용하며, 수식이 거짓이 될 때까지 계속 반복 수행한다.
for는 키워드 for(초기화; 종료 조건; 제어변수 증감) 형태로 사용한다.
repeat는 키워드 repeat(횟수) 형태로 사용하며, 횟수만큼 루프를 수행한다.
forever는 $finish를 만날 때까지 계속 수행하는 반복 구문이며, 항상 true인 while 루프와 같은 역할이다.
* 예시
while (count) begin count = count – 1 ; // … end for (idx =0 ; idx =7 ; idx = idx +1 ) begin state = nextstate; // … end repeat (count) begin mem[index] = 0 ; index = index + 1 ; // … end forever begin # 10 start = 1 ; # 10 end = 1 ; $finish end
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Verilog : case문 사용 시, parallel_case 선언 이해하기
case와 if는 연속된 조건문을 비교한다는 관점에서 보면 그 기능이 동일하다. 특히, Verilog에서는 C/C++의 switch-case문과 달리 break 등을 따로 기술하지 않으므로 기능이 완전히 동일하다고 볼 수 있다. 예를 들어보자. 아래의 두 module은 기능적으로 동일하다.
module interrupt_decode4 (output reg somthing, input [3:0] irq ); always @* begin if (irq[0]) do interrupt 0 else if (irq[1]) do interrupt 1 else if (irq[2]) do interrupt 2 else if (irq[3]) do interrupt 3 end endmodule
module interrupt_decode4 (output reg somthing, input [3:0] irq ); always @* begin case (irq) 4’b???1: do interrupt 0 4’b??1?: do interrupt 1 4’b?1??: do interrupt 2 4’b1???: do interrupt 3 endcase end endmodule
위 모듈들을 합성하게되면 어떻게 될까? if … else if … else 로 이어지는 비교문에서 else if 문은 이전 logic에 대한 비교가 사전에 가정된다. 예를 들어 위 예제에서는, else if (irq[1]) 문이 실행되는 조건은 ~irq[0] & irq[1] 이어야 한다는 것이 자동적으로 내포된다. 즉, else if … else if … 로 이어지면서 계속해서 이전 조건에 대한 부정 logic이 추가되는 셈이다.
그런데, if문으로 구성하다보면 아래와 같이 독립적으로 비교하도록 작성할 수가 있다.
module interrupt_decode4 (output reg somthing, input [3:0] irq ); always @* begin if (irq[0]) do interrupt 0 if (irq[1]) do interrupt 1 if (irq[2]) do interrupt 2 if (irq[3]) do interrupt 3 end endmodule
위에서 간단히 else만 제거한 문장인데, 그렇다면 이렇게 설계된 module과 완벽히 일치하는 (합성을 해도 그 결과가 동일한!) case문을 만들려면 어떻게 해야할까? 앞서 소개한 case 예제는 if … else if … else 와 동일하다는 것을 이미 확인했다.
이런 상황에서는 case문에 parallel_case progma 를 붙여주면 된다. Synopsys Design Compiler에서는 // synopsys 는 progma로 사용되므로 아래와 같이 case 문 옆에 // synopsys parallel_case 로 선언해주면 된다.
module interrupt_decode4 (output reg somthing, input [3:0] irq ); always @* begin casez (irq) // synopsys parallel_case 4’b???1: do interrupt 0 4’b??1?: do interrupt 1 4’b?1??: do interrupt 2 4’b1???: do interrupt 3 endcase end endmodule
이 경우, synthesis implementation에서는 irq각 bit에 대한 비교만으로 이루어져 있으며, 앞서 설명한 것과 같이 irq[1]을 비교할 때에는 irq[0]에 대한 비교가 포함되어 있지 않다. 즉, case에 선언된 모든 문장이 parallel하게 비교된다. 주의할 점은 case 문에서 비교되는 각 logic이 mutually exclusive 해야한다는 점이다.
2번째 case 경우를 보자. parallel_case가 선언되지 않았다면 이전의 비교문장인 (4’b???1) 을 비교한 후에 진행되므로 자동적으로 ~irq[0] && irq[1] 이 가정되지만, parallel_case가 선언된다면 ~irq[0] 를 가정하지 않으므로, irq[0]과 irq[1] 이 모두 1인 경우 어떠한 동작을 할지는 아무도 모른다. (synthesis 하기에 따라 다르다.) 따라서, parallel_case는 반드시 mutually exclusive한 상황이 보장될 때만 사용해야 한다.
Verilog HDL 구문들 ( assign, always, case, initial, 반복문, time scale, self-cheacking test bench, @, 블록문 )
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조합 회로와 순차 회로를 구현하는 구문을 크게 2가지로 나눌 수 있다. assign과 always구문이다.
assign
– 조합회로 대부분의 경우 assign을 사용한다
– 조건 ? 참 : 거짓의 문장을 자주 사용한다
– 출력의 연결은 wire문으로 지정해줘야 한다.
always
한 번만 실행되는 것이 아니라, 조건이 만족할 때마다 동작한다. 조건에는 에지와 레벨이 있다.
– if , else, case 등등과 같은 구문은 always 구문 안에서만 사용해야 한다.
– @ 는 ~~ 할 때라고 해석하면 된다.
– sensitivity_list 신호가 변할 때, “…”를 하라는 의미다. 그래서 모든 입력에 대해서는 “*”를 적어준다.
– 초기화 값을 정의하기에 좋다.
– 반드시 reg로 출력을 정의해야 한다.
always @ (sensitivity_list) begin …. end
begin과 end는 { }의 역할을 한다.
예를 들어 inverter를 2가지 구문으로 구현할 수 있다.
// assgin wire out; assign out = ~in // always reg out; always@(in) out = ~in;
case 문
– 조건과 일치하는 경우에 대해 실행된다
– 일치하는 조건이 없다면 default가 실행된다
– default가 없으면 이전에 값을 유지한다.
initial 구문
– 시뮬레이션이 시작될 때, (테스트 벤치에서) 한 번만 실행되는 구문이다.
– blocking을 사용한다 == 나열된 순서대로 실행
– 논리 합성이 지원되지 않는다. 이유는 동작 시간을 정할 수 없기 때문이다.
– 초기화와 같은 동작을 한다.
initial begin clk =0; reset =0; end
지연시간 기호 #
DUT에선 사용하지 않는다.
wire #10 last; // 10 nano 지연 assign #20 one = a & b; // 20 nano 있다가 a와 b를 &해라 always #5 clk = ~clk; // 5 nano 있다가 클럭을 반전시켜서 넣어라, 주기가 10 nano
이벤트 기호 @
always 없이 테스트 벤치에서 단독으로 사용 가능하다. @을 한글로 번역하면 ~~ 할 때 정도로 볼 수 있다.
initial begin @(posedge clk); #5 addr = 8’h9a;
clk이 상승 에지가 될 때까지 기다리다가, 5 nano 있다가 addr에 값을 저장하라는 의미다.
반복문
forever : 무한히 반복
repeat : 지정 횟수만큼 반복
while : 조건에 따라 반복
for : 변수에 의해 반복
alwyas 또는 initial 구문에서만 사용 가능
for (a = 3’b000; a < 3'b111; a = a+1) #10; self-cheacking test bench 미리 예상되는 출력 값을 작성해 놓고 결과와 비교하는 것, 블록문 {} 같은 애들, begin end : 나열된 순서에 의해 순차적으로 실행, fork join : 동시에 실행된다. 종료 시점은 시간적으로 마지막에 실행되는 시점이다, 시물레이션 파형 생성에 유용하다. 아래 코드는 똑같은 코드다. timescale `timescale 10ns / 1ns에서 10ns = 단위, 1ns = 정밀도, 해상도로 본다. 바로 예를 보면, `timescale 10ns / 1ns # 1.55 set = 0; # 2.325 set = 0; 1.55는 10ns 단위이다. 이걸 1ns로 바꾸면 15.5ns인데 정확도에서 1ns까지만 쓰라고 했으니 소수점은 반올림해서 16ns의 딜레이가 생긴다. 2.325도 1ns로 바꾸면 23.25ns인데 정확도에서 1ns까지만 쓰라고 했으니 소수점은 버림 한다. 반응형
2-3강 – verilog 기초 3 (기초 구문, Net 형 자료형)
5. 기초 구문
1) for문
0> 규칙
loop command (for, repeat, while, forever)는 기본적으로 순차회로(always문, initial문)내에서만 사용
1> 문법
for (초기값 ; 조건식 ; 오퍼레이션) 처리문 or 블록 처리문
for문의 index는 integer로 선언한다.
2줄 이상이 되는 경우 block (begin, end)로 묶어준다.
2> 예시
integer count; initial begin for (count = 0; count <128; count = count +1) $display(“count = %d”, count); end => 0에서부터 127까지 증가시키고 출력
2) if문
1> 문법
if (조건식) 처리문 or 블록 처리문 else 처리문 or 블록 처리문
2줄 이상이 되는 경우 block (begin, end)로 묶어준다.
2> 예시
if (enable ==1’b1) begin data = 10; //Decimal assigned address = 16’hDEAD; // Hexadecimal wr_enable = 1’b1; // Binary end else begin data = 32’b0; wr_enable =1’b0; address = address +1; end
3) while 문
1> 문법
while ( 조건문 ) 처리문 or 블록 처리문
조건문이 false가 될 때까지 수행한다.
2> 예시
integer count; initial begin count = 0; while (count < 128) begin $display(“count = %d”, count); count = count +1; end end => 0부터 127까지 출력
4) case 문
1> 문법
case (판정식) 항1 : 처리문1 ; // 판정식이 항1과 같으면, 처리문1을 실행 항2 : 처리문2 ; // 판정식이 항2와 같으면, 처리문2을 실행 : 항N : 처리문N ; // 판정식이 항N과 같으면, 처리문N을 실행 default : 처리문 N+1 ; // 판정식이 항N까지 일치하지 않으면 처리문 N+1을 실행 endcase
판정식이 해당하는 항에 가서 처리문을 실행한다.
물론 일치하는 항이 없다면 default의 처리문을 실행한다.
case로 시작해서 endcase로 닫아주어야 한다.
2> 예시
case(address) 0: $display(“num is 0”); 1: $display(“num is 1”); 2: $display(“num is 2”); default : $display (“num is not 0, 1 and 2”); endcase
3> C언어와의 유사성
– 판정식과 일치하는 처리문을 실행하는 구조가 유사하다.
4> C언어와의 차별성
– C언어처럼 switch라는 keyword가 아닌 case라는 keyword에 판정식을 넣는다.
– C언어의 switch와 달리 break로 닫지 않아도 된다.
– endcase로 해당 구문을 닫아주어야 한다.
6. Net형 자료형
1) 설명
1> 정의
device(gate or module) 간의 물리적 연결을 나타낸다.
값(신호)이 저장되는 것이 아니다.
net 값이 변할 때 자동으로 net에 새로운 값이 전달된다.
2> 특징
크기를 정하는 vector를 지정하지 않으면 1bit net이다. (default)
keyword인 wire, trireg, tri, wand, wor, triand, trior 등으로 선언된다. (wire를 주로 쓴다.)
2) 사용
1> 기본 문법
네트 형 [범위] [지연] 네트 이름, …, 네트 이름;
범위 : vector 혹은 bit로 지정한다.
지연 : simulation에서 사용
2> 예시
wire a; // net a를 정의 wire b, c; // net b, c를 정의 wire d = 1’b0; // net d는 논리값 0으로 선언
코드 작성을 위한 몇가지 팁(1)
이때까지 회로설계를 하면서 편하게 그리고 팀원과 같이 프로젝트를 진행할때 썼던 팁을 써본다.
1. always @ (*) 사용 자제
앞선 글에서 언급했듯이 always @ (*)을 통해 회로를 설계를 하는 것은 좋지 않다.
always문 안에서는 reg 변수만이 쓰일 수 있기 때문이다. reg 변수는 특성상 값을 hold하게 되는데 if else나 case문 같은 조건문을 사용할 때 예외경우를 명확하게 정의하지 않으면 값을 hold하게 된다.
module mux_example( input [1:0] in0, in1, in2, input [1:0] sel, output reg [1:0] out ); always @ (*) begin if (sel == 2’b00) begin out = in0; end else if (sel == 2’b10) begin out = in1; end else if (sel == 2’b11) begin out = in2; end end // unexpected latch problem occurs! endmodule
위의 예시의 경우 else를 통한 예외 경우 처리가 없게 되어 예외 경우(이때는 sel == 2’b01) 상황에서 out의 값이 이전 값으로 hold된다. 이로 인해 합성 툴은 latch가 필요한 것으로 판단하여 합성 시에 latch를 해당 모듈에 사용한다. 그 결과 pre-layout simulation을 하게 되면 combinational logic이어야 할 MUX가 한 클락 신호에 의해 지연되는 것을 확인할 수 있다.
이 문제를 해결하기 위해서는 조건문 if else 또는 case 문을 쓰는게 아닌 조건 연산자를 사용하거나, 혹은 조건문에서 아래 예시와 같이 예외 경우를 반드시 포함하도록 설계해야한다.
module mux_fixed_1( input [1:0] in0, in1, in2, input [1:0] sel, output reg [1:0] out ); always @ (*) begin if (sel == 2’b00) begin out = in0; end else if (sel == 2’b01) begin out = in1; end else if (sel == 2’b10) begin out = in2; end else begin out = 2’b0; end end endmodule module mux_fixed_2( input [1:0] in0, in1, in2, input [1:0] sel, output reg [1:0] out ); always @ (*) begin case (sel) 2’b00: out = in0; 2’b01: out = in1; 2’b10: out = in2; default: out = 2’b0; endcase end endmodule module mux_fixed_3( input [1:0] in0, in1, in2, input [1:0] sel, output [1:0] out ); wire [1:0] tmp0, tmp1; assign tmp0 = (sel[0]) ? in1 : in0; assign tmp1 = (sel[0]) ? 2’b0 : in2; assign out = (sel[1]) ? tmp1 : tmp0; endmodule
2. -: 와 +:
어떤 32비트 변수를 8비트씩 나눠서 사용한다고 할때, -: 와 +: 를 통해 가독성이 좋게 설계할 수 있다. 아래의 두 예시는 똑같은 코드다.
module conf( input [31:0] data_in, output [7:0] data_out; ); assign data_out = data_in[31:24] ^ data_in[23:16] ^ data_in[15:8] ^ data_in[7:0]; endmodule module same( input [31:0] data_in, output [7:0] data_out; ); assign data_out = data_in[31 -: 8] ^ data_in[23 -: 8] ^ data_in[15 -: 8] ^ data_in[7 -: 8]; /* assign data_out = data_in[24 +: 8] ^ data_in[16 +: 8] ^ data_in[8 +: 8] ^ data_in[0 +: 8]; */ endmodule
data_in[31 -: 8]은 data_in의 31번 비트부터 24번 비트까지 총 8개의 비트를 사용한다는 의미다.
마찬가지로 data_in[24 +: 8]은 data_in의 24번 비트부터 31번 비트까지 총 8개의 비트를 사용한다는 의미다. 역순인것처럼 보이지만 실제로 둘 다 data[31:24]를 나타낸다.
3. begin end를 명확하게 명시
always문 안에서는 주로 조건문을 사용하게 되는데, 어떤 조건이 한 줄의 코드만 실행시킨다고 했을때에도 begin end를 써주는 것이 좋다. Indent(들여쓰기)와 함께 사용하면 어느 if문이 어떤 if에 nested된건지 파악하기 쉬워진다.
4. 조건 연산자를 너무 깊게 사용하지 않기
조건 연산자를 너무 남용하면 다른 사람이 볼때 이해할 수 없는 코드가 되버리곤 한다. 아래의 예시를 보자.
assign test = (in0 == 4’d7) ? ((in1 == 4’d3) ? 4’b0 : data_a) : ((in2 == 4’d1) ? ((in3 == 4’d15) ? 4’b0001: data_b) : 4’b0010);
코드를 작성한 당사자 또한 헷갈릴 수 있을만한 예시다. 조건문이 4개가 있는 코드다. 가독성이 나쁜 이런 예시를 해결하기 위해서는 중간값을 가지는 변수가 필요하다.
wire [3:0] tmp0, tmp1, tmp2; assign tmp0 = (in1 == 4’d3) ? 4’b0 : data_a; assign tmp1 = (in3 == 4’d15) ? 4’b0001 : data_b; assign tmp2 = (in2 == 4’d1) ? tmp1 : 4’b0010; assign test = (in0 == 4’d7) ? tmp0 : tmp2;
어느 조건이 어느 조건문에 nested되어 있는지 파악이 가능할 것이다.
키워드에 대한 정보 verilog case 문
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